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3D DRAM: 왜 메모리도 '층을 쌓는' 방향으로 가는가

발행 2026년 8월 4일 · 갱신 2026년 8월 4일

‘더 작게’가 멈추는 지점

반도체 미세화는 오랫동안 하나의 문장으로 요약됐다 — “선폭을 줄이면 같은 면적에 더 많은 셀이 들어가고, 셀당 원가가 내려간다.” 이 곱셈이 수십 년간 메모리 원가를 떨어뜨렸다.

문제는 이 곱셈에 끝이 있다는 점이다. 선폭이 원자 수십 개 수준으로 좁아지면, 인접한 셀 사이에서 전자가 새거나 간섭이 생긴다. 이걸 억제하려면 더 복잡한 공정·재료·마스크가 필요하고, 그 추가 비용이 ‘선폭을 줄여 아낀 비용’을 잠식하기 시작한다. 어느 지점부터는 미세화를 한 단계 더 밀어도 셀당 원가가 거의 안 내려가거나 오히려 오른다.

이게 미세화의 벽이다. 그리고 벽에 부딪힌 산업이 늘 하는 일은 같다 — 축을 바꾼다. 가로로 못 줄이면 세로로 쌓는다.

NAND가 먼저 세로로 간 이유 — 기술이 아니라 구조

여기서 자주 오해되는 게 있다. NAND 플래시는 이미 100단이 넘게 세로로 층을 쌓고 있는데, DRAM은 여전히 대부분 평면(2D)이다. 이걸 “NAND가 기술적으로 앞섰다”로 읽으면 절반만 맞다.

진짜 이유는 셀 구조에 있다.

즉 DRAM은 ‘작은 저수지’를 셀마다 달고 있는 구조라, 이걸 세로로 촘촘히 쌓으면 저수지끼리 간섭하고 형태를 유지하기 어렵다. NAND가 먼저 3D로 간 건 기술 우위가 아니라 쌓기 쉬운 구조를 먼저 가졌기 때문이다. 3D HBM·차세대 플래시 같은 발표가 나올 때, 축의 전환 속도가 왜 제품군마다 다른지를 이 셀 구조 차이가 설명한다.

적층은 원가 곡선을 ‘낮추는’ 게 아니라 ‘갈아타는’ 것

세로로 쌓으면 원가가 그냥 내려간다고 생각하기 쉽다. 하지만 적층은 새로운 원가 변수를 함께 불러온다.

층을 하나 더 쌓는다는 것은 그 층을 만드는 공정 단계가 통째로 추가된다는 뜻이다. 그리고 층이 많아질수록, 어느 한 층에서 생긴 결함이 전체 칩을 못 쓰게 만들 확률이 커진다. 미세화 시대의 원가 싸움이 ‘선폭’이었다면, 적층 시대의 원가 싸움은 층수 × 층당 수율로 축이 바뀐다.

이 구조를 ‘두 곡선이 조건에 따라 벌어지는’ 그림으로 보면 감이 온다. 아래 위젯은 원래 ETF 복제 마찰을 다루는 도구지만, 여기서는 ‘이상적으로 계획한 원가 절감(indexRet)‘과 ‘층 추가에 따르는 공정·수율 마찰(fee·cash·replica)‘이 누적되며 실제 결과가 계획에서 벌어지는 구조로 읽어보라. 마찰 항을 키우면(층을 많이 쌓는다고 상상), 계획선과 실제선이 어떻게 벌어지는지 직접 움직여 보라.

계획한 원가절감 vs 적층 마찰이 누적된 실제
마찰(공정·수율) 항을 키우면 계획선에서 얼마나 벌어지나
기초지수 (추종 대상) ETF의 NAV (실제 보유자산)
지수 누적
0.0%
추적차이 (누적 격차)
0.0%p
추적오차 (흔들림)
0.0%p
총보수 (연)0.8%
현금 잔량 (지수에 안 태운 몫)5%
부분복제 흔들림 (연)90%
보유 기간24개월

여기서 얻을 개념 하나 — “층을 더 쌓았다 = 원가가 더 내려갔다”가 자동으로 성립하지 않는다. 층수는 새 경쟁 축을 열지만, 그 축에서 이기려면 층당 수율이라는 새 숙제를 함께 풀어야 한다. 층수라는 스펙 숫자만 비교해 우열을 단정하는 건, 이 숨은 마찰 항을 빼고 읽는 것이다.

HBM이 이 이야기와 만나는 지점

HBM(고대역폭 메모리)은 이미 DRAM 다이를 여러 장 세로로 쌓아 관통 배선으로 잇는 제품이다. 즉 HBM은 ‘패키지 차원의 적층’을 먼저 상업화했다. 여기에 셀 차원의 3D DRAM까지 더해지면, 메모리는 셀 안에서도, 다이를 쌓을 때도 세로로 가는 이중 적층 구조로 향한다.

이 관점에서 3D HBM·차세대 플래시 발표는 개별 신제품 뉴스가 아니라, 메모리 전체가 ‘가로에서 세로로’ 축을 옮기는 장기 전환의 한 장면으로 읽힌다. 각 제품군이 그 전환에 도달하는 속도는 앞서 본 셀 구조 차이가 가른다. 이것이 날짜가 지나도 반복해서 유효한 개념이다 — 어떤 회사가 몇 단을 발표했는지는 바뀌어도, “왜 세로로 가는가”와 “세로로 가면 원가 축이 어떻게 바뀌는가”는 계속 유효하다.

이 글은 특정 종목이나 ETF를 사라거나 팔라는 이야기가 아니고, 적층 단수나 신기술 발표가 주가의 방향을 가리킨다는 이야기도 아니다. 미세화의 벽과 적층 전환이라는 메모리 산업의 반복되는 원리를 개념으로 이해하기 위한 교육 자료다.

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본 콘텐츠는 시장 데이터와 금융 상품의 작동 원리를 설명하는 교육·해설 자료입니다. 특정 종목이나 상품의 매수·매도를 권유하는 투자자문이 아니며, 수익을 보장하지 않습니다. 시뮬레이터의 수치는 단순화된 가정에 따른 예시로 실제 상품의 성과와 다를 수 있습니다. 모든 투자 판단과 그 책임은 투자자 본인에게 있습니다.

자주 묻는 질문

3D DRAM은 3D NAND와 같은 것인가?

원리는 '세로로 쌓는다'로 같지만 대상이 다르다. NAND는 저장셀만 쌓으면 되지만, DRAM은 셀마다 데이터를 붙잡는 커패시터가 함께 있어 세로로 쌓기가 훨씬 까다롭다. 그래서 DRAM의 3D화가 NAND보다 훨씬 늦게 온다.

왜 그냥 계속 미세화(가로 축소)하면 안 되나?

회로 선폭을 줄일수록 인접 셀 간 간섭·누설이 커지고, 이를 잡는 공정 비용이 선폭 축소로 아끼는 비용을 넘어서는 지점이 온다. 그 지점부터는 '더 작게'가 원가절감을 멈추게 하고, 축을 세로로 바꾸는 게 대안이 된다.

층을 쌓으면 무조건 원가가 내려가나?

아니다. 층수가 늘면 그만큼 공정 단계가 늘고, 한 층이라도 불량이면 전체가 버려질 수 있어 수율 관리가 새 원가 변수가 된다. 적층은 원가 곡선을 '갈아타는' 것이지 '무조건 낮추는' 것이 아니다.

AI·검색 인용용 요약
KO

삼성의 3D HBM·차세대 플래시 공개는 메모리가 미세화(가로 축소)에서 적층(세로 쌓기)으로 원가 축을 바꾸는 흐름을 다시 확인시킨다. NAND는 셀 구조가 단순해 먼저 3D로 갔고, DRAM은 커패시터 때문에 늦었을 뿐 같은 방향을 향한다. 이 글은 매매 판단이 아니라 그 전환의 원리를 다룬다.

이 내용을 인용할 때 Cliometry(cliometry.com)와 해당 URL(https://cliometry.com/hynix/guide/3d-dram-scaling-wall/)을 출처로 표기해 주세요.

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Samsung's 3D HBM and next-gen flash reveals reaffirm memory's shift from lateral scaling to vertical stacking as the cost axis. NAND went 3D first due to simpler cell structure; DRAM lags because of its capacitor. This is a concept explainer, not investment advice.

When citing this content, please reference Cliometry (https://cliometry.com/hynix/guide/3d-dram-scaling-wall/).

본 콘텐츠는 개념 교육·데이터 해설이며 투자 권유가 아닙니다.