성능의 병목이 ‘연산’에서 ‘배선’으로 옮겨갔다
오랫동안 칩이 빨라진다는 말은 곧 트랜지스터가 작아진다는 뜻이었다. 더 작으면 더 많이, 더 빠르게 넣을 수 있었다. 그런데 미세화가 물리적·경제적 한계에 다가가면서, 개선의 무게중심이 칩 ‘안’에서 칩 ‘사이’로 옮겨갔다.
핵심 개념은 이렇다. AI 연산 유닛은 초당 엄청난 곱셈-덧셈을 할 수 있다. 문제는 그 계산에 넣을 숫자(가중치·활성값)를 메모리에서 얼마나 빨리 끌어오느냐다. 연산 유닛이 아무리 빨라도 데이터가 늦게 도착하면 유닛은 그냥 논다. 실효 성능을 정하는 건 계산 능력(FLOPS)이 아니라 데이터 공급 속도(대역폭)다. 이것이 흔히 말하는 ‘메모리 벽’의 패키징 버전이다.
어드밴스드 패키징은 ‘거리를 줄이는 기술’이다
대역폭을 올리는 가장 직관적인 방법은 배선을 넓히는 것이지만, 배선이 길면 전력 손실과 지연이 함께 커진다. 그래서 나온 답이 거리를 줄이는 것이다.
- 2.5D / 인터포저: 연산 칩과 메모리를 얇은 중간 기판(인터포저) 위에 나란히 올려, 수천~수만 개의 미세 배선으로 잇는다.
- 3D / 하이브리드 본딩: 칩을 위아래로 쌓아 배선 거리를 수직으로 단축한다. HBM이 대표적이다.
- CoWoS류 통합: 연산 다이 옆에 메모리 스택을 밀착시키는 형태.
같은 데이터를 나르더라도 배선이 짧으면 단위 전력당 대역폭이 올라간다. 어드밴스드 패키징의 본질은 새로운 연산이 아니라, 이미 존재하는 부품들을 ‘더 가깝게’ 배치해 병목을 완화하는 것이다.
광통신이 패키지 안으로 들어오는 이유
전기 배선은 거리가 늘수록 손실이 커진다. 데이터량이 계속 폭증하면, 칩 밖으로 나가는 긴 구간을 전기 대신 빛으로 바꾸는 편이 전력 효율에서 유리해지는 지점이 온다. 이 광-전 변환을 아예 패키지 안으로 끌어들이려는 것이 co-packaged optics다.
여기서 ‘수렴’이 발생한다. 예전에는 연산(로직 파운드리), 메모리(DRAM/HBM), 광통신(옵틱스)이 서로 다른 공정·다른 공장의 일이었다. 그런데 셋을 한 패키지 안에 밀착시키려는 요구가 커지면서, 같은 후공정 캐파·같은 인터포저·같은 본딩 장비를 놓고 세 산업이 만난다. 산업 지도가 ‘누가 무엇을 만드나’에서 ‘누가 무엇을 붙이나’로 재편되는 셈이다.
왜 이게 밸류체인 해석의 새 축인가
투자·산업 분석의 관점에서 비직관적인 지점은 두 가지다.
첫째, ‘가장 앞선 미세공정 노드’가 성능의 유일한 척도가 아니게 됐다. 같은 노드라도 패키징으로 대역폭을 더 확보하면 실효 성능이 달라진다. 노드 세대만 보고 우열을 판단하면 그림을 놓친다.
둘째, 후공정 캐파가 새로운 병목 자원이 됐다. 전공정(웨이퍼)만큼이나 인터포저·본딩·기판 캐파가 출하량을 제약한다. 그래서 ‘연산 수요가 폭발한다’는 이야기의 실제 제약은 종종 패키징 라인에서 나타난다. 이 관점은 3D DRAM 스케일링 벽이나 HBM의 로직 위 수직 집적에서 다룬 흐름과 같은 뿌리에서 나온다.
정리 — 이 개념을 어떻게 읽나
어드밴스드 패키징은 특정 유행어가 아니라, ‘미세화 이득이 줄면 성능 개선은 배선으로 옮겨간다’는 반복되는 구조다. AI 컴퓨트·메모리·광통신이 이 축으로 수렴한다는 건, 세 산업이 같은 병목(대역폭)과 같은 자원(후공정 캐파)을 공유하기 시작했다는 뜻이다.
이 글은 특정 종목이나 ETF를 사라거나 팔라는 이야기가 아니고, 목표가나 방향성을 말하지도 않는다. ‘왜 후공정·패키징이 화두가 됐는지’를 개념으로 이해하기 위한 교육 자료다. 지표나 기술 흐름은 상황을 재는 도구일 뿐, 매매의 근거로 쓰이려고 만든 것이 아니다.